|
ИСТИНА |
Войти в систему Регистрация |
ИПМех РАН |
||
Доработка программной части стенда для получения характеристик многослойной флеш-памяти NAND TLC/ pMLC-типа и разработка программного комплекса для создания высокопроизводительных помехоустойчивых кодеков на основе LDPC кодовНИР
Refinement of the software part of the stand to obtain the characteristics of multi-layer NAND TLC / pMLC-type flash memory and the development of a software system for creating high-performance noise-resistant codecs based on LDPC codes
- Руководитель НИР: Гасанов Э.Э.
- Участники НИР: Алисейчик П.А., Калачев Г.В., Кудрявцев В.Б., Пантелеев П.А., Соколов А.П., Шуткин Ю.С.
- Подразделение: Кафедра математической теории интеллектуальных систем
- Срок исполнения: 1 декабря 2018 г. - 30 апреля 2019 г.
- Номер договора (контракта, соглашения): 34667
- Тип: Прикладная
- Приоритетное направление научных исследований: Дискретная математика, математическая кибернетика и искусственный интеллект
- ПН России: Информационно-телекоммуникационные системы
- Направление технологического прорыва России: Стратегические информационные технологии
- Критическая технология России: Технологии информационных, управляющих, навигационных систем
-
Рубрики ГРНТИ:
- 27.47.15 Математическая теория управляющих систем
- 47.63.29 Системы и устройства отображения информации коллективного пользования
-
Ключевые слова:
высокопроизводительные помехоустойчивые кодеки, ldpc коды, флеш-память nand tlc/ pmlc-типа
ldpc codes, tlc / pmlc-type nand flash memory, high-performance noise-tolerant codecs -
Описание:
Целью научно-исследовательской работы является исследование особенностей микросхем многослойной флеш-памяти NAND TLC Micron B0KB и TLC/pMLC Toshiba BiCS3, построение математической модели возникновения ошибок в модулях флэш-памяти (далее – «математическая модель»), практическое применение полученной модели для разработки эффективных и производительных помехоустойчивых кодеков LDPC, синтез помехоустойчивых кодеков LDPC для данных микросхем памяти, разработка архитектуры высокопроизводительного аппаратного LDPC кодека для реализации на FPGA.
-
Abstract:
The purpose of the research work is to study the features of multi-layered NAND flash memory chips TLC Micron B0KB and Toshiba BiCS3 TLC / pMLC, build a mathematical model of the occurrence of errors in flash memory modules (hereinafter - the “mathematical model”), practical application of the resulting model to develop efficient and productive noise-resistant codecs LDPC, synthesis of noise-resistant codecs LDPC for data memory chips, the development of the architecture of high-performance hardware LDPC codec for implementation on FPGA.
-
Планируемые результаты:
1. Доработка математической и программной части стенда для получения экспериментальных данных (далее – «ЭД») о характеристиках микросхем флеш-памяти Micron B0KB и Toshiba BiCS3. 2. Проведение экспериментов с образцами микросхем Toshiba BiCS3 и Micron B0KB для определения параметров математической модели ошибок с учетом различных условий использования (времени непрерывной работы, числа циклов записи/стирания и др.). 3. Определение параметров помехоустойчивых LDPC кодов для данных микросхем флеш-памяти. 4. Доработка программного комплекса для создания высокопроизводительных помехоустойчивых кодеков на основе LDPC кодов. 5. Разработка архитектуры высокопроизводительного аппаратного LDPC кодека для реализации на FPGA.
-
Научный задел:
Имеется богатый опыт создания аппаратных и программных помехоустойчивых кодеков.
-
Основные результаты:
1. Доработка математической и программной части стенда для получения экспериментальных данных (далее – «ЭД») о характеристиках микросхем флеш-памяти Micron B0KB и Toshiba BiCS3. 2. Проведение экспериментов с образцами микросхем Toshiba BiCS3 и Micron B0KB для определения параметров математической модели ошибок с учетом различных условий использования (времени непрерывной работы, числа циклов записи/стирания и др.). 3. Определение параметров помехоустойчивых LDPC кодов для данных микросхем флеш-памяти. 4. Доработка программного комплекса для создания высокопроизводительных помехоустойчивых кодеков на основе LDPC кодов. 5. Разработка архитектуры высокопроизводительного аппаратного LDPC кодека для реализации на FPGA.
- Добавил в систему: Гасанов Эльяр Эльдарович
Источник финансирования НИР
| Хоздоговор, АО "Крафтвэй корпорейшн ПЛС" |
Этапы НИР
| # | Сроки | Название |
| 1 | 1 декабря 2018 г.-31 января 2019 г. | Доработка программной части стенда для получения характеристик многослойной флеш-памяти NAND TLC/ pMLC-типа |
| Результаты этапа: В рамках первого этапа НИР решены следующие задачи. 1. Модифицирована математическая и программная часть стенда для по-лучения экспериментальных данных о характеристиках микросхем флеш-памяти Micron B0KB. 2. Уточнена параметризованная математическая модель ошибок флеш-памяти для микросхемы Micron B0KB. 3. Доработан программный комплекс разработки высокопроизводитель-ных помехоустойчивых кодеков. 4. Определены параметры помехоустойчивых LDPC-кодеков для микро-схемы флеш-памяти Micron B0KB. 5. Подготовлена документация к программному комплексу разработки высокопроизводительных помехоустойчивых LDPC-кодеков. | ||
| 2 | 1 февраля 2019 г.-30 апреля 2019 г. | Разработка программного комплекса для создания высокопроизводительных помехоустойчивых кодеков на основе LDPC кодов |
| Результаты этапа: В рамках НИР решены следующие задачи. 1. Модифицирована математическая и программная часть стенда для по-лучения экспериментальных данных о характеристиках микросхем флеш-памяти Micron B0KB и Toshiba BiCS3. 2. Проведены исследования, уточнена параметризованная математическая модель ошибок флеш-памяти для микросхемы Micron B0KB. 3. Выполнен анализ документации и сформулирована предварительная математическая модель ошибок для микросхемы Toshiba BiCS3. 4. Доработан программный комплекс разработки высокопроизводитель-ных помехоустойчивых кодеков. 5. Разработана архитектура аппаратного LDPC кодека, выполнены предва-рительные оценки аппаратной сложности. 6. Определены параметры помехоустойчивых LDPC-кодеков для микро-схемы флеш-памяти Micron B0KB и Toshiba BiCS3. 7. Подготовлена документация к программному комплексу разработки высокопроизводительных помехоустойчивых LDPC-кодеков. | ||
Прикрепленные к НИР результаты
Для прикрепления результата сначала выберете тип результата (статьи, книги, ...). После чего введите несколько символов в поле поиска прикрепляемого результата, затем выберете один из предложенных и нажмите кнопку "Добавить".