![]() |
ИСТИНА |
Войти в систему Регистрация |
ИПМех РАН |
||
Целью научно-исследовательской работы является исследование особенностей микросхем многослойной флеш-памяти NAND TLC Micron B0KB и TLC/pMLC Toshiba BiCS3 в режиме чтения «мягких» значений данных (т.е. в режиме «Soft Data/Bit Read» микросхемы, когда для каждого бита информации имеется оценка правдоподобия), уточнение ранее разработанной (в предыдущих НИР «Пирамида») математической модели возникновения ошибок в модулях флэш-памяти (далее – «математическая модель») на основе полученных данных, разработка эффективных и производительных помехоустойчивых кодеков LDPC для FPGA, использующих «мягкие» решения, разработка предложений для архитектуры контроллера сверхбольшого ТНИ второго поколения.
The aim of the research work is to study the features of NAND TLC Micron B0KB multilayer flash memory chips and Toshiba BiCS3 TLC / pMLC in read mode of “soft” data values (ie, in “Soft Data / Bit Read” mode, when each a bit of information there is a likelihood assessment), a refinement of the previously developed (in previous R&D Pyramid) mathematical model for the occurrence of errors in flash memory modules (hereinafter referred to as the “mathematical model”) based on the data obtained, development of effective and efficient noise-resistant codecs LDPC To the FPGA, using "soft" solutions, to develop proposals for the architecture of the very large SSD second-generation controller.
1. Доработка математической и программной части стенда для получения экспериментальных данных (далее – «ЭД») о характеристиках микросхем Micron B0KB и Toshiba BiCS3 в режиме чтения «мягких» значений. 2. Проведение экспериментов с образцами микросхем Micron B0KB и Toshiba BiCS3 для уточнения параметров ранее разработанной математической модели ошибок. 3. Определение параметров помехоустойчивых LDPC кодов, использующих «мягкие» решения, для данных микросхем флеш-памяти. 4. Разработка высокопроизводительного аппаратного LDPC кодека для FPGA, оптимизированного по занимаемым ресурсам и числу итераций декодирования, использующего комбинированный метод «жесткого» и «мягкого» декодирования. 5. Проведение экспериментальных исследований исправляющей способности разработанных кодеков LDPC для FPGA. 6. Разработка предложений для архитектуры контроллера следующего поколения на базе LDPC кодеков с целью улучшения основных качественных параметров ТНИ: ёмкости, производительности, надежности, функциональности.
Разработан контроллер твердотельного накопителя информации, на основе которого создается первый отечественный твердотельный накопитель информации.
Хоздоговор, Создание сверхбольшого твердотельного накопителя информации |
# | Сроки | Название |
1 | 1 июня 2019 г.-31 июля 2019 г. | Разработка архитектуры контроллера сверхбольшого твердотельного накопителя |
Результаты этапа: 1) Технический отчет о современных накопителях информации большой емкости и применяемых в них технологических решениях в формате Word. 2) Технический отчет о современных алгоритмах, используемых в накопителях информации большой емкости в формате Word. 3) Документ в формате Word с вариантами характеристик накопителя информации большой емкости как компромисса между ценой, производительностью и объемом. 4) Обновленный программный комплекс для разработки высокопроизводительных помехоустойчивых LDPC кодеков, содержащий реализацию новых критериев ранней остановки для декодера LDPC. 5) Документ в формате Word, содержащий описание предложенных критериев остановки вместе с анализом их влияния на пропускную способность декодера и вероятность мискоррекции. | ||
2 | 1 августа 2019 г.-31 октября 2019 г. | Доработка стенда для получения характеристик многослойной флеш-памяти NAND TLC/pMLC-типа |
Результаты этапа: 1) Документ в формате Word с описанием архитектуры контроллера сверхбольшого твердотельного накопителя информации (п.7.5-7.6 ТЗ). 2) Доработанное прикладное ПО (п.4.2.6 ТЗ). 3) Протокол экспериментов с микросхемами Micron B0KB и Toshiba BiCS3 (4.2.6 ТЗ). 4) Уточненные математические модели микросхем Micron B0KB и Toshiba BiCS3 (п.4.2.6 ТЗ). 5) Документ в формате Word с описанием сборки и запуска, задания сценариев, использования полученных значений для калибровки модели (п.4.2.7 ТЗ). 6) Документ в формате Word, содержащий результаты имитационного моделирования LDPC кодека на математической модели для микросхем флеш-памяти Micron B0KB и Toshiba BiCS3 (пп.5.3-5.4 ТЗ). 7) Прошивка для FPGA с реализованным кодеком для микросхем флеш-памяти Micron B0KB и Toshiba BiCS3 (пп.6.1-6.3 ТЗ). 8) Документ в формате Word, содержащий результаты тестирования аппаратного LDPC кодека на соответствие исправляющей способности и скоростным характеристикам (пп.6.4-6.5 ТЗ). |
Для прикрепления результата сначала выберете тип результата (статьи, книги, ...). После чего введите несколько символов в поле поиска прикрепляемого результата, затем выберете один из предложенных и нажмите кнопку "Добавить".