![]() |
ИСТИНА |
Войти в систему Регистрация |
ИПМех РАН |
||
Целью исследования является разработка математических алгоритмов и математической модели, реализующий функционал микросхемы контроллера твердотельного накопителя информации (ТНИ) нового поколения, разработка программной модели симулятора и упрощенной модели потоков информации в ТНИ, предназначенной для выявления узких мест, возможных конфликтов и взаимных блокировок, исследование особенностей микросхем многослойной 3D NAND флеш-памяти TLC/QLC-типа в режиме чтения «мягких» значений данных, исследование характеристик ускоренного старения флеш-памяти в условиях высоких температур, уточнение ранее разработанной математической модели возникновения ошибок в модулях флэш-памяти на основе полученных данных, разработка эффективных и производительных помехоустойчивых LDPC кодеков на языке описания аппаратных средств для прототипирования на FPGA, использующих «мягкие» решения, в том числе разработка кодеров с упрощенной схемой кодирования.
The aim of the study is to develop mathematical algorithms and a mathematical model that implements the functionality of the next-generation solid-state information storage controller (SSD) microcircuit chip, develops a simulator software model and a simplified information flow model in the SSD, designed to identify bottlenecks, possible conflicts and deadlocks, investigate the characteristics of microcircuits multilayer 3D NAND flash memory of TLC / QLC type in the reading mode of “soft” data values, study of accelerated aging characteristics I use flash memory at high temperatures, refinement of a previously developed mathematical model for the occurrence of errors in flash memory modules based on the data obtained, development of effective and efficient noise-resistant LDPC codecs in the description language of hardware for prototyping on FPGAs using “soft” solutions, including the development of encoders with a simplified coding scheme.
Решить все задачи, указанные в разделе "Решаемые задачи".
Создан контроллер твердотельного накопителя первого поколения.
Создание прототипа контроллера твердотельного накопителя второго поколения.
Хоздоговор, Создание твердотельного накопителя информации второго поколения |
# | Сроки | Название |
1 | 3 декабря 2019 г.-31 января 2020 г. | Исследования применяемых технологических решений в области использования LDPC кодов в контролерах SSD дисков |
Результаты этапа: 1) Документ, описывающий существующие технологические решения в области использования LDPC кодов в контролерах SSD дисков. 2) Документ с описанием архитектуры контроллера ТНИ второго поколения. 3) С++ коды отдельных модулей контроллера ТНИ второго поколения. 4) С++ коды упрощенной модели потоков информации в ТНИ. | ||
2 | 1 февраля 2020 г.-30 апреля 2020 г. | Разработка аппаратного контроллера накопителя информации второго поколения |
Результаты этапа: 1) Документ, содержащий результаты и анализ проведенного имитационного моделирования LDPC кодов с результатами оценки влияния задержки флеш-контролера при использовании мягких решений на среднюю пропускную способность декодера при различном уровне износа. 2) С++ и Verilog коды контроллера ТНИ второго поколения. 3) Документ с описанием экспериментов с упрощенной моделью потоков информации в ТНИ. 4) С++ и Verilog коды алгоритмов управления потоками информации в ТНИ. 5) Встроенное ПО для съема «мягких» решений с микросхем флеш-памяти TLC/QLC-типа*. 6) Лог-файлы с результатами проведенных экспериментов. 7) Документ, описывающий параметры распределений «мягких» решений. 8) Оформленный в виде IP-блока аппаратный модуль кодека LDPC вместе с документацией. 9) Отчет по результатам I и II этапов. | ||
3 | 1 мая 2020 г.-31 июля 2020 г. | Обновленный программный комплекс разработки высокопроизводительных помехоустойчивых кодеков |
Результаты этапа: 1) Архив с исходными кодами обновленного программного комплекса разработки высокопроизводительных помехоустойчивых кодеков. 2) Исправленные С++ и Verilog коды контроллера ТНИ второго поколения. 3) Документ с патентной заявкой по аппаратному LDPC декодеру. 4) Документ с патентной заявкой по архитектуре кодирующей части контроллера ТНИ второго поколения. 5) Доработанные сценарии тестирования. 6) С++ и Verilog коды алгоритмов конвертации «мягких» решений в LLR-значения и документ с результатами сравнения разработанных алгоритмов по качеству декодирования. 7) Verilog коды алгоритмов гибкого управления энергопотреблением. 8) Документ с результатами исследования возможности использования внешнего DRAM буфера. | ||
4 | 1 августа 2020 г.-31 октября 2020 г. | Исследование особенностей функционирования микросхем TLC/QLC-типа |
Результаты этапа: 1) Документ, содержащий обзор по существующим архитектурам кодеров и видам LDPC матриц, обеспечивающих легкое кодирование. 2) Документ, описывающий основные характеристики проектируемого LDPC кодека (вероятность неправильного декодирования, среднее число итераций) на моделях микросхемах флеш-памяти с мягкими решениями 3) Исправленные С++ и Verilog коды контроллера ТНИ второго поколения. 4) Документ с патентной заявкой по аппаратным механизмам сборки мусора.. 5) Документ с патентной заявкой по архитектуре декодирующей части контроллера ТНИ второго поколения. 6) Лог-файлы с результатами проведенных экспериментов. 7) Документ, описывающий особенности флеш-памяти TLC/QLC-типа* в условиях высоких температур. 8) C++ коды алгоритмов DFTL. 9) С++ и Verilog коды тестовых приложений для проверки корректности работы отдельных блоков ТНИ. 10) Отчет по результатам III и IV этапов. |
Для прикрепления результата сначала выберете тип результата (статьи, книги, ...). После чего введите несколько символов в поле поиска прикрепляемого результата, затем выберете один из предложенных и нажмите кнопку "Добавить".